Verilog
電子回路を設計するハードウェア記述言語 / ウィキペディア フリーな encyclopedia
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Verilog(ヴェリログ)は、IEEE 1364として標準化されているハードウェア記述言語(Hardware Description Language; HDL)である。最も重要な用途は、デジタル回路をレジスタ転送レベルで設計・検証することである。また、アナログ回路や混合信号回路(英語版)の検証や、遺伝子回路(英語版)の設計にも使用されている[1]。
概要 パラダイム, 登場時期 ...
パラダイム | 構造化プログラミング |
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登場時期 | 1984年 (1984) |
最新リリース | IEEE/IEC 62530:2011/ 2011年5月19日 (13年前) (2011-05-19) |
型付け | 弱い静的型付け |
影響を受けた言語 | Pascal, C言語,VHDL |
影響を与えた言語 | SystemVerilog |
ライセンス | IEEE/IEC standard |
拡張子 | .v |
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もともとVerilogは電子回路シミュレーションを行うシミュレータであり、それに使用する言語であった。文法は、プログラミング言語のC言語やPascalに似ている。
後継言語はSystemVerilogで、Verilogの機能的な上位互換である。System Verilogの規格と統合して、「IEEE/IEC 62530:2011 SystemVerilog - Unified Hardware Design, Specification, and Verification Language」と呼ばれる標準になっている。