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Une architecture externe de processeur[1],[2] ou architecture de jeu d'instructions[3] (ISA, de l'anglais instruction set architecture), ou tout simplement architecture (de processeur)[4],[5],[6], est la spécification fonctionnelle d'un processeur, du point de vue du programmeur en langage machine. L'architecture comprend notamment la donnée d'un jeu d'instructions, d'un ensemble de registres visibles par le programmeur, d'une organisation de la mémoire et des entrées sorties, des modalités d'un éventuel support multiprocesseur, etc.
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Le terme externe employé ici permet de bien faire la différence avec la microarchitecture ou architecture interne, qui s'intéresse à l'implémentation pratique du comportement spécifié par une architecture externe. Une architecture externe donnée peut être implémentée sous forme de plusieurs microarchitectures.
Une architecture externe de processeur est le modèle du processeur vu de l'extérieur, c'est-à-dire par le programmeur en langage machine, le compilateur ou le noyau du système d'exploitation. Il s'agit de l'interface entre le matériel et le logiciel.
Cette interface peut être implémentée dans divers processeurs. L'organisation pratique de ces derniers est appelée microarchitecture ou architecture interne[1]. Par opposition à l'architecture qui correspond au modèle de la machine vu par le programmeur, les spécificités d'une microarchitecture sont invisibles pour ce dernier. Par exemple, la microarchitecture peut spécifier l'existence de mémoires cache, de renommage de registres, de pipelines, de prédiction de branchement, etc. Une microarchitecture peut ensuite donner lieu à une ou plusieurs réalisations matérielles.
Pour résumer, Andrew Tanenbaum[7] distingue trois niveaux matériels dans un ordinateur :
- niveau no 2 — architecture externe ou de jeu d'instructions (ISA) ;
- niveau no 1 — microarchitecture ou architecture interne ;
- niveau no 0 — réalisation en logique numérique.
Exemple (fictif) :
- niveau architecture externe : il existe huit registres d'usage général. L'instruction ADD effectue une addition entre deux quelconques de ces registres et met le résultat dans un quelconque troisième ;
- niveau microarchitecture (architecture interne) : le traitement des instructions est pipeliné[8] et deux unités arithmétiques et logiques sont capables d'effectuer l'addition de l'instruction ADD ;
- niveau réalisation : le processeur est réalisé dans une technologie CMOS avec trois niveaux de métal et une finesse de gravure de 130 nanomètres.
Pour une architecture donnée, on peut avoir plusieurs microarchitectures, et une microarchitecture donnée peut servir de base à plusieurs réalisations. Par exemple l'architecture System 360 d'IBM a été disponible dès le départ en cinq microarchitectures différentes ayant naturellement des performances et un coût différent (c'est d'ailleurs dans le contexte de la définition de cette architecture que la nomenclature ci-dessus a été raffinée[4]). Chez Intel, l'architecture IA-32, implémentée pour la première fois dans le 80386, possède des implémentations ultérieures très différentes : par exemple, le Pentium a introduit une microarchitecture pipelinée de type superscalaire avec prédiction de branchement. En outre, l'architecture IA-32 a été implémentée par d'autres fondeurs, en particulier AMD.
Naturellement les interactions entre les trois niveaux sont complexes. Les contraintes de réalisation limitent les choix micro-architecturaux et le désir de pouvoir choisir une microarchitecture donnée influence la définition de l'architecture. Si les avantages de la compatibilité forcent à vouloir garder l'architecture constante, vouloir avoir une microarchitecture et une réalisation efficace pousse vers une évolution, soit par extension compatible (ajout d'instructions par exemple), soit en précisant des zones floues ou même en invalidant ce qui autrefois était autorisé.
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Dans la plupart des architectures, les programmes manipulent des registres de travail. Ces derniers sont donc à la base de l'architecture. Cependant, le processeur peut comporter d'autres registres, internes, non visibles du programmeur : ceux-ci ne font pas partie de l'architecture.
L'accès aux données de la mémoire se fait selon un certain nombre de modes d'adressage qui sont spécifiés au niveau de l'architecture. De plus, cette dernière définit la vue logique qu'ont les programmes de la mémoire, et la façon dont est réalisée la liaison avec la mémoire physique. De même on spécifie les modalités d'accès aux entrées-sorties : registres spécialisés (c'est souvent le cas dans les microcontrôleurs), espace mémoire particulier (auquel cas les modes d'adressage sont souvent plus réduits que dans les espaces mémoire normaux), adresses particulières dans l'espace mémoire normal. Les types de données manipulés par le processeur doivent être précisés.
Les registres, la mémoire et les entrées-sorties sont manipulées par les instructions machine des programmes. Le jeu d'instructions est donc une donnée conséquente de l'architecture : il spécifie très précisément le comportement de chaque instruction-machine.
Une architecture définit la façon dont sont gérées les erreurs ou exceptions.
Dans le cas d'une architecture qui supporte le multiprocesseur, la façon dont les différents processeurs communiquent et se synchronisent doit être spécifiée.
Idéalement, on peut penser que les divers caches que peut intégrer un processeur (mémoire cache, TLB, etc.) pourraient être transparents pour le programmeur, donc hors du champ de l'architecture externe. Cependant, il est le plus souvent nécessaire que les programmes (en général le système d'exploitation) interagissent avec les caches (par exemple, pour invalider des entrées du TLB lorsque nécessaire). L'architecture externe décrit alors le rôle et l'interface de ces caches.
Architecture CISC
Une architecture CISC propose de nombreux modes d'adressage, dont certains sont souvent complexes. Le jeu d'instructions comporte souvent de nombreuses instructions complexes qui seront réalisées en plusieurs cycles.
Exemples : x86 étendue en IA-32, elle-même étendue en x64 ; Motorola 680x0.
Architecture RISC
Une architecture RISC propose un jeu d'instructions relativement réduit. Chacune de ces instructions est censée être exécutée en un seul cycle. Les modes d'adressage sont plus simples que dans une architecture CISC. L'architecture propose en général un nombre important de registres généraux. Ces caractéristiques favorisent une utilisation optimale du pipeline au niveau de la microarchitecture.
Architecture VLIW
Ce concept fait reposer une partie de la gestion du pipeline sur le compilateur : le processeur reçoit des instructions longues qui regroupent plusieurs instructions relativement plus simples.
Architecture vectorielle
Alors que les instructions des processeurs traditionnels traitent un nombre (un scalaire) à la fois, les instructions des processeurs vectoriels peuvent travailler sur des vecteurs.
Exemples : les machines Cray.
Architectures dataflow
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Afin d'améliorer les performances en calcul vectoriel (lié à l'algèbre linéaire) des processeurs traditionnels, on peut adjoindre à leur architecture de base une unité dédiée aux traitements SIMD, effectuant des calculs sur plusieurs données en une seule instruction On compte notamment les technologies suivantes :
- dans le monde PowerPC : AltiVec ;
- dans le monde ARM : NEON ;
- dans le monde x86 : MMX (multimedia extensions), SSE (streaming SIMD extensions), AVX (advanced vector extensions).
Ce type d'unité de calcul a été une version économique des processeurs vectoriels utilisé sur des supercalculateurs tels que les Cray. Cette économie était pertinente dans les années 1990, cependant on voit réapparaître, dans l'Architecture RISC-V par exemple, des processeurs vectoriels. Dans un processeur vectoriel, on fournit à l'unité de calcul des instructions à effectuer sur les données, et une table de données à parcourir avec ces instructions, elles sont ensuite effectuée de façon linéaire.
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