Verilog
From Wikipedia, the free encyclopedia
Verilog, được tiêu chuẩn hóa thành IEEE 1364, là ngôn ngữ mô tả phần cứng (hardware description language, viết tắt: HDL) được sử dụng để mô hình hóa các hệ thống điện tử. Nó được sử dụng phổ biến nhất trong thiết kế và xác minh các mạch kỹ thuật số ở trừu tượng mức chuyển thanh ghi. Nó cũng được sử dụng trong việc xác minh các mạch tương tự và mạch tín hiệu hỗn hợp, cũng như trong thiết kế các mạch di truyền.[1] Vào năm 2009, tiêu chuẩn Verilog (IEEE 1364-2005) đã được hợp nhất vào tiêu chuẩn SystemVerilog, tạo ra tiêu chuẩn IEEE 1800-2009. Kể từ đó, Verilog chính thức là một phần của ngôn ngữ SystemVerilog. Phiên bản hiện tại là tiêu chuẩn IEEE 1800-2017.[2]
Thông tin Nhanh Mẫu hình, Xuất hiện lần đầu ...
Mẫu hình | Structured |
---|---|
Xuất hiện lần đầu | 1984 (1984) |
Phiên bản ổn định | IEEE 1364-2005
/ 9 tháng 11 năm 2005; 18 năm trước (2005-11-09) |
Kiểm tra kiểu | Static, weak |
Phần mở rộng tên tập tin | .v, .vh |
Phương ngữ | |
Verilog-AMS | |
Ảnh hưởng từ | |
C, Fortran | |
Ảnh hưởng tới | |
SystemVerilog | |
|
Đóng