Verilog
Мова опису апаратури (для верифікації та синтезу). / З Вікіпедії, безкоштовно encyclopedia
Шановний Wikiwand AI, Давайте зробимо це простіше, відповівши на ключові запитання:
Чи можете ви надати найпопулярніші факти та статистику про Verilog?
Підсумуйте цю статтю для 10-річної дитини
Verilog HDL (англ. Verilog Hardware Description Language) — мова опису апаратури (HDL), що використовується для опису та моделювання електронних систем. Verilog HDL не слід плутати з VHDL (конкуруюча мова), найбільш часто використовується у проектуванні, верифікації і реалізації (наприклад, у вигляді НВІС) аналогових, цифрових та змішаних електронних систем на різних рівнях абстракції.
Verilog | |
---|---|
Парадигма | структурний |
Дата появи | 1984 |
Останній реліз | IEEE1364-2005 (9 листопада, 2005; 18 років тому (2005-11-09)) |
Система типізації | статичний, слабкий тип |
Під впливом від | C, Pascal[1][2] і Ада[1] |
Вплинула на | SystemVerilog |
Звичайні розширення файлів | . |
Розробники Verilog зробили його синтаксис дуже схожим на синтаксис мови C, що спрощує його освоєння. Verilog має препроцесор, дуже схожий на препроцесор мови C, і основні керуючі конструкції if
, while
також подібні однойменним конструкціям мови C. Угоди по форматуванню виведення також дуже схожі (див. printf).
Слід зазначити, що опис апаратури, написаний мовою Verilog (як і іншими HDL-мовами) прийнято називати програмами, але, на відміну від загальноприйнятого поняття програми, як послідовності інструкцій, тут програма представляє множину операторів, які виконуються паралельно і циклічно під керуванням об'єктів, названих сигналами. Кожен такий оператор є моделлю певного елемента реальної функціональної схеми апаратури, а сигнал — аналогом реального логічного сигналу. Так само для мови Verilog не застосовується термін «виконання програми». Фактично, виконання Verilog-програми є моделюванням функціональної схеми, яку вона описує, що виконується спеціальною програмою — Verilog-симулятором.