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RISC-V é um conjunto de instruções (ISA) baseado em princípios RISC (acrônimo de Reduced Instruction Set Computing, em português, “Computação de conjunto de instruções reduzidas”). RISC-V é livre para ser usado para qualquer finalidade, permitindo a qualquer pessoa ou empresa projetar e vender chips e software RISC-V sem precisar pagar royalties.
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Embora não seja o primeiro conjunto de instruções livre, ele é importante porque foi projetado com foco para dispositivos computadorizados modernos, como computação em nuvem, aparelhos móveis, sistemas embarcados e internet das coisas. O conjunto também possui uma gama considerável de software de suporte, o que evita um problema usual de novos conjuntos de instruções.
O projeto começou em 2010 na Universidade da Califórnia, em Berkeley, mas muitos colaboradores são voluntários ou fazem parte de outra empresas e trabalham no projeto de fora da universidade.[1]
O RISC-V foi projetado para implementações de alto desempenho e baixo consumo de energia. Sendo um conjunto limpo e modular, trabalhando com bases de 32, 64 e 128 bits, com várias opções de extensão em ponto flutuante.
O objetivo dos autores do RISC-V era de fornecer diversos designs de CPU diferentes sob a licença BSD. Tal licença permite que designs baseados em RISC-V possam ser implementados tanto de maneira aberta como proprietária, ao contrário de outros designs como ARM ou MIPS, que cobram taxas pelo uso de suas patentes além de requererem acordos de não-divulgação para liberação de suas respectivas documentações.
O seu caráter aberto também facilita um possível uso educacional, a escrita de compiladores e sistemas operacionais otimizados além da auditoria de segurança da arquitetura.
Desenvolver uma nova arquitetura de CPU requer um esforço conjunto de experts de diversas áreas, o que torna a criação de uma arquitetura aberta viável extremamente complicada. O sucesso do RISC-V foi possível graças ao trabalho de diversos especialistas e voluntários, o que de acordo com seus contribuidores o torna um projeto provindo do esforço comunitário.
A ideia de arquiteturas com conjunto de instruções reduzida (RISC) é oriunda dos anos 1980.[2] Em 1990, foi criada a ISA DLX para uso primariamente educacional, sem atingir sucesso comercial. Versões antigas da ISA ARM (versão 2 e anteriores) tem seus conjuntos de instruções como parte do domínio público, sendo utilizadas como base para três implementações abertas que nunca chegaram a ser fabricadas.[3][4] OpenRISC foi criado com base na DLX, recebendo implementações com núcleos de 32 e 64 bits, mas sem sucesso em larga escala.
O projeto RISC-V iniciou-se quando Krste Asanović notou que haviam usos e viabilidade para um sistema computacional aberto, decidindo então desenvolver e publicar em um curto projeto de verão. O objetivo era criar um projeto com aplicações acadêmicas e industriais.[5] O projeto também contou com o auxílio de David Patterson, um dos idealizadores da ideia original da arquitetura RISC,[2] e com financiamento inicial da DARPA.
RISC-V conta com a participação de empresas do ramo como: AMD, Andes Technology, BAE Systems, Berkeley Architecture Research, Bluespec, Inc., Cortus, Google, GreenWaves Technologies, Hewlett Packard Enterprise, Huawei, IBM, Imperas Software, ICT, IIT Madras, Lattice Semiconductor, Mellanox Technologies, Microsemi, Micron, Nvidia, NXP, Oracle, Qualcomm, Rambus Cryptography Research, Western Digital, e SiFive. A arquitetura está oficialmente suportadapelo Linux versão 6.5 [6][7]
Várias implementações (tanto abertas como fechadas) estão sendo ou já foram desenvolvidas sobre RISC-V, dentre elas:
RISC-V foi criado com modularidade em mente, e categoriza partes de seu conjunto como extensões, separando-as por número de bits, base numérica, aplicação e extras. Quando uma extensão é marcada como "congelada", isto significa que esta provavelmente não receberá alterações, exceto em sua documentação.
O conjunto básico do RISC-V é o Conjunto de Instruções com Inteiros "RV32/64/128I" ou "RV32E"(com apenas 16 registradores, para uso em sistemas embarcados).
| Base | Descrição | Versão | Congelada? |
|---|---|---|---|
| RV32I | Conjunto de Instruções com Inteiros | 2.0 | Sim |
| RV32E | Conjunto de Instruções com Inteiros (sistemas embarcados) | 1.9 | Não |
| RV64I | Conjunto de Instruções com Inteiros | 2.0 | Sim |
| RV128I | Conjunto de Instruções com Inteiros | 1.7 | Não |
Extensões extras podem então ser adicionadas a base: Multiplicação e Divisão de Inteiros ("M"), Instruções Atômicas ("A") para realizar leitura e escrita simultânea, Ponto Flutuante IEEE de precisão simples ("F"), dupla ("D") ou quadrupla ("Q"), aleḿ da extensão "compacta" ("C") que visa reduzir o tamanho dos binários para a plataforma.
Existem planos para extensões que suportem Virtualização,[18] Hipervisores, Manipulação de Bits ("B"), Ponto Flutuante Decimal ("L"), SIMD (do português Instrução Única, Dados Diversos) ("P"), Processamento Vetorial ("V") e Memória Transacional ("T"), dentre outras.[19]
| Extensão | Descrição | Versão | Congelada? |
|---|---|---|---|
| M | Extensão para Multiplicação e Divisão de Inteiros | 2.0 | Sim |
| A | Extensão para Instruçoes Atômicas | 2.0 | Sim |
| F | Extensão para Ponto Flutuante de Precisão Simples | 2.0 | Sim |
| D | Extensão para Ponto Flutuante de Precisão Dupla | 2.0 | Sim |
| Q | Extensão para Ponto Flutuante de Precisão Quadrupla | 2.0 | Sim |
| L | Extensão para Ponto Flutuante Decimal | 0.0 | Não |
| C | Extensão para Instruções Compactas | 2.0 | Sim |
| B | Extensão para Manipulação de Bits | 0.0 | Não |
| J | Extensão para Linguagens Dinamicamente Traduzidas | 0.0 | Não |
| T | Extensão para Memória Transacional | 0.0 | Não |
| P | Extensão para Instruções SIMD | 0.1 | Não |
| V | Extensão para Operações Vetoriais | 0.2 | Não |
| N | Extensão para Interrupções a nível de Usuário | 1.1 | Não |
RISC-V conta com um registrador com valor constante 0, 31 registradores para inteiros e 32 registradores opcionais para ponto flutuante (incluídas na extensão "F"). Já o RISC-V para sistemas embarcados (base "E") conta com apenas 16 registradores.[19]
Assim como a maioria de designs baseados em RISC, RISC-V é uma arquitetura de Load/Store, onde só acessa a memória para leitura ou escrita.
A memória é organizada em bytes de 8 bits, em ordem little-endian.[19] Leituras e escritas operam com palavras de 8 bits ao tamanho máximo suportado pelo computador.
O conjunto base "I" do RISC-V contém as instruções matemáticas básicas de adição, subtração, deslocamento de bits, lógica bit-a-bit além de comparação. Estas podem simular a maioria dos outros conjuntos de instruções RISC-V com software. (As instruções atômicas são uma exceção notável.) As instruções RISC-V do conjunto "I" não possuem a contagem de zeros à esquerda e de campos de bits normalmente utilizadas para acelerar operações com ponto flutuante em softwares, considerando um processador que opera puramente com números inteiros. No entanto, enquanto nominalmente na extensão de manipulação de bits, as extensões ratificadas Zbb, Zba e Zbs contêm outras instruções do tipo inteiro, incluindo uma instrução de contagem de zeros à esquerda.[20]
O conjunto de extensão "M" inclui multiplicação e divisão de números com ou sem sinal, incluindo suporte a tais operações com precisão dupla assim como multiplicações e divisões em que o produto possui a palavra de dados de maior e menor significância em que a multiplicação de dois operandos de 32 bits pode resultar em um produto de 64 bits, ou uma divisão de dois operandos de 32 bits que resulta em um quociente e um resto de divisão, em que em ambos os casos, é necessário separar em duas palavras de dados, respeitando a ordem de significância da informação. O documento da ISA recomenda que os projetistas de CPUs e compiladores estabeleçam uma sequência padronizada de instruções de multiplicação e divisão, considerando a ordem de significância das palavras de dados, em uma única operação, se possível.
O conjunto de extensão "F" inclui operações com números de ponto flutuante além de incluir 32 registradores adicionais aos registradores da base (31+1). As instruções de ponto flutuante de precisão dupla(conjunto D) geralmente assumem que os registradores de ponto flutuante são de 64 bits (ou seja, largura dupla), e o subconjunto F é coordenando com o conjunto D. Uma ISA de ponto flutuante de precisão quádrupla de 128 bits(conjunto Q) também é definida. As CPUs RISC-V sem ponto flutuante podem usar uma biblioteca de software de ponto flutuante de modo que ainda assim seja possível executar as instruções.[19]
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