配線工程

配線工程またはバックエンド（back end of line、BEOL）とは、半導体製造における2番目の工程であり、それぞれのデバイス（トランジスタ、キャパシタ、抵抗など）がメタル層によって配線される。 配線材料として以前はアルミニウム配線が使われていたが、その後銅配線に置き換わった^[1] 。 ウェハー上に最初のメタル層が成膜されてからがBEOLである。

BEOL（メタル層）とFEOL（デバイス）

CMOS製造プロセス

BEOLのステップ:

1. ソース領域とドレイン領域、またポリシリコン領域をシリサイド化する。
2. 絶縁層(プリメタル絶縁膜（PMD）、メタルをシリコンとポリシリコンから分離する)を作り、CMP研磨を行う。
3. PMDにホールを作る。
4. メタル層１を作る。
5. 2番目の絶縁層（配線間層間膜）を作る。
6. 下層のメタルと上層のメタルを接続するために、絶縁層にビアホールを作る。ビアはCVDプロセスで埋められる。

   4–6をくり返す。

7. マイクロチップを保護するため、パッシベーション膜を作る。

関連項目

• 基板工程
• 集積回路

引用

1. Karen A. Reinhardt and Werner Kern (2008). Handbook of Silicon Wafer Cleaning Technology (2nd ed.). William Andrew. p. 202. ISBN 978-0-8155-1554-8. https://books.google.com/books?id=UPaD8JUCKr0C&pg=PA202

参考文献

• “Chapter 11: Back End Technology”. Silicon VLSI Technology: Fundamentals, Practice, and Modeling. Prentice Hall. (2000). pp. 681–786. ISBN 0-13-085037-3
• “Chapter 7.2.2: CMOS Process Integration: Backend-of-the-line Integration”. CMOS: Circuit Design, Layout, and Simulation. Wiley-IEEE. (2010). pp. 199–208 [177–79]. ISBN 978-0-470-88132-3. https://books.google.com/books?hl=en&lr=&id=N0XgLh2d2pkC