SPARC T5

SPARC T5は、オラクルのSPARC Tシリーズファミリの第5世代マルチコアマイクロプロセッサである^[1]。2012年8月のHotChips 24で最初に発表され^[2]、2013年3月にOracle SPARC T5サーバーで正式に導入された^[3]。プロセッサは、シングルスレッドとマルチスレッド（チップあたり16コア、コアあたり8スレッド）両方で高いパフォーマンスを得られるよう設計された^[4]。

SPARC T5

生産時期	2013年から2017年まで
CPU周波数	3.6 GHz
プロセスルール	28 nm から 28 nm
アーキテクチャ	SPARC V9
コア数	16
前世代プロセッサ	SPARC T4
次世代プロセッサ	SPARC M7
L1キャッシュ	8×16+16 kB
L2キャッシュ	8×128 kB
L3キャッシュ	8 MB

このプロセッサは、その前身であるSPARC T4プロセッサと同じSPARC S3コアの設計だが、28 nmプロセスで実装され、3.6GHzで動作する^[5]。 S3コアは、ダイナミックスレッディングとアウトオブオーダー実行を使用するデュアルイシューコアである^[6]。そして、コアごとに1つの浮動小数点演算コプロセッサ (FPU) と専用の暗号化ユニットを1つ組み込んでいる^[7]。

64ビットSPARC V9ベースのプロセッサには、プロセッサあたり最大128スレッドをサポートする16コアがあり、8ソケットシステムで最大1,024スレッドまで拡張できる^[4]。その他には、PCIeバージョン3.0のサポートと、新しいキャッシュコヒーレンスプロトコルなどが変更点となる^[5]。

SPARC T5とT4の比較

以下の表は、T5プロセッサチップとT4プロセッサチップのいくつかの違いを示している。

プロセッサ	SPARC T5[4]	SPARC T4[4]
システムあたりの最大チップ数	8	4
チップあたりのコア数	16	8
チップあたりの最大スレッド数	128	64
周波数	3.6 GHz	2.85-3.0 GHz
共有L3キャッシュ	8 MB	4 MB
チップあたりのMCU	4[8]	2[9]
MCUあたりの転送速度	12.8 Gbit/s[8]	6.4 Gbit/s[9]
プロセス技術	28 nm	40 nm
ダイサイズ	478 mm2	403 mm2
PCIe バージョン	3.0	2.0

SPARC T5には、プロセッサのハードウェアサポートと、新しい電源管理機能も導入されている。ユーザーは、システムが過熱および過電流イベントにどのように応答するかというポリシーを選択できる。動的な電圧および周波数スケーリング（別名DVFS）ポリシーは、ピーク周波数を維持するように、またはパフォーマンスと消費電力の間でトレードオフするように設定できる^[5]。

SPARC T5を搭載したシステム

SPARC T5プロセッサは、オラクルのエントリおよび中型のSPARC T5-2、T5-4、およびT5-8サーバーに搭載された。すべてのサーバで、同じプロセッサ周波数、チップあたりのコア数、およびキャッシュ構成を使用する^[10]。

T5プロセッサには、L2キャッシュを備えた16コアを共有L3キャッシュに接続するクロスバーネットワークが含まれている。マルチプロセッサキャッシュコヒーレンスは、ディレクトリベースのプロトコルを使用して維持する^[5]。設計では、追加のシリコンなしで最大8つのソケットに拡張できる（グルー・ロジックなし）。SPARC T4システムで使用されていたスヌーピーベースのプロトコルは、メモリレイテンシを削減し、コヒーレンシ帯域幅の消費を低減するために置き換えられた^[5][11]。

関連項目

• SPARC
• SPARC Tシリーズ
• オラクル
• CPU
• マイクロプロセッサ
• RISC