Best Paper Award (IEEE Journal of Solid-State Circuits) Best Design Award (IEEE ASP-DAC) 論文賞 (電子情報通信学会) 業績賞 (電子情報通信学会) 功績賞 (電子情報通信学会) テレコムシステム技術賞 (電気通信普及財団)
大容量機能メモリ[21]の研究によりIEEE Journal of Solid-State Circuitsの最優秀論文賞(Best Paper Award)(1992年)[22]、動画像符号化プロセッサの開発と実用化[12]により1995年度電子情報通信学会の業績賞(1996年)[23]、低消費電力平方根プロセッサ[24]の研究によりIEEE ASP-DAC Best Design Award (2006年) [25][26]、「画像LSIシステム設計技術」[27]の著作により第21回電気通信普及財団のテレコムシステム技術賞(2006年)[28]、低電圧SRAMメモリ[29]の開発により2023年度電子情報通信学会の論文賞(2024年)[30]、半導体集積回路(LSI)の研究・開発・教育への貢献により2024年度電子情報通信学会の功績賞(2025年)、等を受賞すると共に、IEEE Fellow(米国電気電子学会フェロー)(1998年)[31][32]、IEEE Life Fellow (IEEE生涯フェロー)(2012年)[4]および電子情報通信学会フェロー(2001年)[5]の称号を授与した。
世界で初めて開発され、実用化に成功した動画像符号化プロセッサ (Programmable Video Signal Processor; P-VSP) (1987年)
1987年、動画像符号化プロセッサ(Video Signal Processor; VSP)[12][13]を世界に先駆けて開発し、その実用化に成功した。VSPは動画像を実時間で符号化・復号化するプロセッサで、今日の4K・8Kテレビ放送や移動通信システム(スマートフォーン、等)に必須のデバイスである。本VSPはProgrammable VSP(P-VSP)と呼ばれ、様々な規格、方式、応用に対応するため、プログラム方式[33]が採用されている。また、P-VSP[34]には多様な符号化処理に必要な回路がフル搭載されている[15]。本P-VSPは予測符号化(動きベクトル検出＋動き補償フレーム間予測)を処理する3段パイプライン加算系ユニットおよび変換符号化(離散的コサイン変換＋量子化＋可変長符号化)を処理する2段パイプライン積和系ユニットで構成されている。パイプラインの1段目は絶対値演算機能付きALU(米国特許 第4,849,921号[35]、カナダ特許第1,257,003号[36])、乗算回路、正規化回路、2段目は累算回路、シフタ、3段目は最小値検出回路で構成される。さらにデータメモリ(RAM、ROM)、等も搭載されている。12個のP-VSPを搭載したモジュール[37]を3台用いて実時間ビデオ信号処理プロセッサシステム[38]を構築した(1987年)。本システムを14.3 MHzで動作させると、H.261に準拠するテレビ会議用CIF(Common Intermediate Format/176ピクセル×144ピクセル)画像を実時間処理できる。P-VSPの発表を機会に多数の企業がVSP開発に参入することにより、ディジタルマルチメディア時代[12]が始まった。
動画像符号化プロセッサの高速化
符号化処理回路をフル搭載した250MHz動画像符号化処理プロセッサ (Super High Speed Processor; S-VSP) (1991年)
1989年、変換符号化に必須な畳み込み演算を効率よく処理するため、SSSP(Super high Speed Signal Processor)[39]を開発した。本SSSPの開発に当たり、冗長二進数高速積和演算回路(米国特許 第4,985,861号)[40][41]を発明し、3次のブースデコーダを用いた乗算回路や微細Bi-CMOSプロセス技術を採用した。この結果、本SSSPは当時の世界最高速度(200MHz)[42]で動作することに成功した。1991年、動画像符号化処理に必要な回路をフル搭載したS-VSP](Super-high-speed VSP)[43]を開発した。上述のSSSP、PLLクロックドライバ、ダブルバッファ方式の2ポート画像メモリ、等を搭載することにより、大量画像データの高速ベクトル演算を可能にし、250MHz動作[44]
を達成した。本S-VSPを2個用いると、上述の実時間ビデオ信号処理プロセッサシステム[38]が構築できる。
並列・パイプライン符号化処理方式を採用した動画像符号化プロセッサ
ブロック単位の「並列・パイプライン符号化処理方式」を採用した300MHz動画像符号化プロセッサ (Video Signal Parallel Pipeline Processor; VSP3) (1993年)
動画像符号化は画素ブロック(m画素×n画素)毎に処理される。従来の符号化は、1個の画素ブロックに対して、まず予測符号化を施し、次に変換符号化を施していた。このため、処理時間が長かった。これを解決するために、1個の画素ブロックに予測符号化を施している時、これと並列に1個前の画素ブロックに変換符号化を施し、かつそれぞれの処理をパイプライン化するブロック単位の「並列・パイプライン動画像符号化処理方式」(特開平05-300494[16]、米国特許 第5,394,189号[17])を開発し、VSP3(Video Signal Parallel Pipeline Processor)に適用した(1993年)[45]。本方式はVSPを構築する上で避けることができない基本特許であり、業界標準技術として広く定着している。本方式の導入により、VSP3の符号化処理時間は大幅に短縮され、動作速度は大幅(300MHz)に高速化された[46][47]。なお、前出の実時間ビデオ信号処理プロセッサシステム[38]はたった1個のVSP3で構築できる。
高速動きベクトル検出アルゴリズムと動画像符号化プロセッサ
前出の「動きベクトル検出」に従来は「全探索法」が用いられていた。処理時間が長い「全探索法」の課題を解決するため、最適動きベクトルが検出された時点で探索を自動的に停止させ、VSPを高速化する「中断法」(特開平10-271514)(1998年)[48]を世界で初めて開発し、MPEG-2対応のVSP[10]に適用した。中断法は探索処理を停止すると同時に、電源も停止できるので、VSPの低電力化に有効である。中断法は2000年代初頭に国内各社が開発した携帯TV電話向けVSPに採用され、VSPの急速な普及に貢献した。対象画素ブロックに対して本中断法を複数回繰り返す「多重中断法」(2007年)[49]を開発することにより、動きベクトル検出をさらに高速化した。「動的電圧・周波数スケーリング方式 (Dynamic Voltage and Frequency Scaling Technique; DVFST)」を有効活用できる「適応的中断条件算出法」(特開2005-130424)(2005年)[50]を発明し、低消費電力VSP[51][52]を開発した。4K、8Kテレビ放送に向けVSPを超高速化するために、探索ポイント数を極限まで削減した「高速サブサンプリング法」(2009年)[18]を開発した。さらに本アルゴリズムを改良した「帯状探索窓法」(特開2013-026966)(2013年)[19]および多入力差分絶対値和回路[20]を開発した。帯状探索窓法は、処理測度を「全探索法」の約400倍に高速化し、回路の消費電力を全探索法の1/16,000に削減した。さらに、処理測度を帯状探索窓法より約2倍高速化した「額縁形探索窓法」(2013年) [53]も開発した。
予め紫外線を照射した極低温の硫化亜鉛(ZnS)結晶に電界を加え、赤外線を照射すると、ZnS結晶が光(ルミネセンス)を発する[54]と同時にZnS結晶中に電流が流れることを初めて明らかにした[55]。発光量と電流量の諸特性(赤外線特性、温度特性、過渡・減衰特性)がほぼ一致することから、発光と電流は同一不純物センターに起因していることがわかった[54][55]。さらに、不純物センターが浅いエネルギー準位(0.033 eV)、中間のエネルギー準位(0.25 - 0.42 eV)、深いエネルギー準位(0.84 - 2.15 eV)に存在していることも明らかにした[55][56]。以上の研究成果は、オハイオ州立大学フェローシップ大学院生並びに研究員として同大学に在籍した期間の研究成果であり、学位論文 (Dissertation) “Photoconductance and luminescence in zinc-sulfide due to infrared stimulation”[3]および上記学術論文[54][55][56]として公開されている。
スーパーコンピュータ用として世界に先駆けて開発したCMOSベクトルパイプラインプロセッサ(Vector Pipelined Processor; VPP)(1991年)[72]、無制限の誤り(誤字・脱字)を含む単語の検索が可能な辞書検索プロセッサ(Dictionary Search Processor; DISP)(1990年)[73]、企業内LANに向けた情報検索プロセッサ(1988年)[9]、高基数・スケーリング方式を採用した浮動小数点除算回路(2003年)[74]、動きベクトル検出プロセッサ(2001年)[75]、平方根回路(2005年)[76](2006年)[24]、「適応的中断条件算出法」(特開2005-130424)(2005年)[50]の発明により、動的電圧・周波数スケーリング法(Dynamic Voltage and Frequency Scaling Technique; DVFST)を実現した初の動画像符号化プロセッサ
(VSP)(2008年)[51]
(2013年)[52][77]
等、様々な高性能CMOSプロセッサを開発した。上記VPPはNECのスーパコンピュータSX-4に搭載された。SX-4はCMOS集積回路を採用した初のスーパコンピュータである。
無制限の誤り(誤字、脱字)を含む単語の検索が可能な辞書検索プロセッサ (Dictionary Search Processor; DISP)、1992 IEEE Journal of Solid-State Circuits Best Paper Awardを受賞世界最大容量(160K bit)の連想メモリを搭載した上記DISP[21]はIEEE(米国電気電子学会) Journal of Solid-State Circuits (JSSC)Best Paper Award[22](1992年)を、平方根回路[24]はIEEE Asia and South Pacific Design Automation Conference (ASP-DAC) Best Design Award[25]のSpecial Feature Award[26](2006年)を受賞した。
停止中の記憶回路 (SRAM、D-FF等) のデータを保持し、かつリーク電流を削減する自己制御電圧レベル変換 (Self-Controllable Voltage Level-conversion) 回路 (2002年)
スマートフォン、タブレット端末機器、等の携帯機器では待ち受け時(待機時)でもリーク電流が流れ、電力を消費する。この電力を待機時消費電力(Pst)と呼ぶ。電源を切れば、この問題は解決されるが、揮発性メモリ{SRAM、DRAMやDelay Flip-Flop(D-FF)}に記憶されたデータは消失してしまう。この問題を解決するため、待機時のデータ保持とリーク電流削減を両立できる自己制御電圧レベル変換回路(特開2002-288984)(2002年)[83]を開発した。本回路はSVL(Self-Controllable Voltage Level-conversion)回路[84][85]と呼ばれ、SRAMやD-FFが動作している時、記憶回路に規格電圧(V)を加え、停止している時、記憶回路にVよりvだけ低い降圧電圧(V-v)を供給する。SVL回路は、Vを供給するpMOSFET(pS)、(V-v)を供給するnMOSFET(nS)、放電用pMOSFET(pSd)で構成される極めて簡単な回路である。記憶回路が停止している時、記憶回路のpMOSFETにバックゲートバイアス(v)が掛かり(内部電界が緩和され)、pMOSFETのしきい値電圧が高くなる。この結果、pMOSFETに流れるリーク電流が減少し、Pstが削減される。同時に記憶データが保持される。さらに読み出しみマージンおよび書き込みマージンも向上する。このように、SVL回路は極めて簡単な回路であるが、その効果は極めて大きい。
[01] “Photoconductance and luminescence in zinc-sulfide due to infrared stimulation”, 学位論文 (Ph. D. Dissertation), Tadayoshi Enomoto, Ohio State University, pp. 1-162, Mar. 20, 1975[3]
[02] “Long‐wavelength infrared stimulation of luminescence in ZnS”, Phys. Stat. Sol. (a), Vol. 32, pp. 269-278, Nov. 16, 1975[54]
[03] “Relation between IR Induced Photo-conductivity and IR Stimulated Luminescence in ZnS”, Solid-State Electrics，Pergamon Press, vol. 19, no. 10, pp. 883-890, Oct. 1976.[55]
[04] “Investigation on trap distribution and photoelectronic effect due to UV, IR and visible light excitation in self-activated ZnS crystals”, Journal of Physics and Chemistry of Solids, Pergamon Press, Vol. 38, No. 3, pp. 247-253, 1977[56]
集積回路製造技術
[05] “Fabrication process, experimental results and application for an elemental level vertically integrated circuit (ELVIC)”, Material Research Society, J. of Materials Research，vol. 1, no. 4, pp. 552-559, Aug. 1986. [123]
[07] “Single-chip adaptive transversal filter IC employing switched capacitor technology”, IEEE, J. of Selected Areas in Communications, SAC-2, no. 2, pp. 324-333, Mar. 1984. [125]
ディジタル集積回路
[08] “A 200-MHz 16-bit super high-speed signal processor (SSSP) LSI”, IEEE, J. of Solid-State Circuits, vol. SC-24, no. 6, pp.1668-1674, Dec. 1989.
セラミックパッケージに実装された200MFLOPSベクトルパイプライン処理プロセッサ (Vector Pipelined Processor; VPP) (1991年)[09] “A 200-MFLOPS 100-MHz 64-b BiCMOS vector-pipelined processor (VPP) ULSI”, IEEE, J. of Solid-State Circuits, vol. SC-26 no. 12, pp. 1885-1893, Dec. 1991.
[10] “A 2K-word dictionary search processor (DISP) LSI with an approximate word search capability”, IEEE, Jour. of Solid-State Circuits, vol. 27, no. 6, pp. 883-891, June 1992.[21],[22]
動画像符号化プロセッサ
[11] “A micro programmable real-time video signal processor (VSP) LSI”, IEEE, J. of Solid-State Circuits, vol. SC-22, no. 6, pp. 1117-1123, Dec. 1987. [14]
[12] “A micro programmable real-time video signal processor (VSP) for motion compensation”, IEEE, J. of Solid-State Circuits, vol. SC-23, no. 4, pp. 907-915, Aug. 1988.
セラミックパッケージに実装された250MHz動画像符号化処理プロセッサ(Super High Speed Processor; S-VSP)チップ (1991年)[13] “250-MHz BiCMOS super-high-speed video signal processor (S-VSP) ULSI”, IEEE, J. of Solid-State Circuits, vol. SC-26, no. 12, pp. 1876-1884, Dec. 1991.
[14] “A 300-MHz 16-b BiCMOS video signal processor”, IEEE, Jour. of Solid-State Circuits, vol. 28, no. 12, pp. 1321-1330, Dec. 1993.
[15] “(Invited Paper) High-throughput technologies for video signal processor (VSP) LSIs”, IEICE, Tran. on Electronics, vol. E79-C, no. 4, pp. 459 - 471, April 1996.
[17] “Fast motion estimation algorithm and low power CMOS motion estimator for MPEG encoding”, IEICE, Tran. on Electronics, vol. E86-C, no. 4, pp. 535 - 545, April 2003.
[18] “A multiple block-matching Step (MBS) algorithm for H.26x/MPEG4 motion estimation and a low-power CMOS absolute differential accumulator circuit”, IEICE, Tran. on Electronics, vol. E90-C, no. 4, pp. 718-726, April 2007.
[19] “Stick-Shaped Window Search (SSWS)” Block Matching Algorithm for Motion Vector Estimation”, Proc. of 2010 IEEE Int. Conference on Signal Processing (ICSP’2010), pp. 1117-1120, Beijing, China, Oct. 2010.[20]
[20] “A low power multimedia processor implementing dynamic voltage and frequency scaling technique and fast motion estimation algorithm called “adaptively assigned breaking-off condition (A2BC)”, IEICE, Tran. on Electronics, vol. E96-C, no. 4, pp. 424-432, April 2013.
集積回路の低電力化技術
[21] “A self-controllable voltage level (SVL) circuit and its low-power, high-speed CMOS circuit applications”, IEEE, Jour. of Solid-State Circuits, Vol. 38, no. 7, pp. 1220 - 1226, July 2003.
[22] “Clock driver design for low-power high-speed 90-nm CMOS register array”, IEICE, Tran. on Electronics, vol. E91-C, no. 4, pp. 553-561, April 2008.
[23] “Low dynamic power and low leakage power techniques for CMOS square-root circuit”, IEICE, Tran. on Electronics, vol. E92-C, no. 4, pp. 409-416, April 2009.
[24] “Development of a low standby power six-transistor CMOS SRAM employing a single power supply”, IEICE, Tran. on Electronics, vol. E101-C, no. 10, pp. 822-830, Oct. 2018.
[25] “Low standby power CMOS delay flip-flop with data retention capability”, Proc. of 2019 IEEE Asia and South Pacific Design Automation Conference (ASP-DAC’2019), Design Contest, 1A-11, pp. 21-22, Tokyo, Japan, Jan. 2019.
[26] “Single-power-supply six-transistor CMOS SRAM enabling low-voltage writing, low-voltage reading, and low standby power consumption”, IEICE Tran. on Electronics, vol. E-106-C, no. 9, pp. 466-476, Sept. 2023.[29][89][90][92][93]
[27] “A low dynamic power and low leakage power 90nm CMOS square-root circuit”, Proc. of 2006 IEEE Asia and South Pacific Design Automation Conference (ASP-DAC’2006), 1D-1, pp. 90-91, Jan. 2006.[24],[25],[26]
“4-year Ohio State University Fellowship”[1], Oct. 1970-Sept. 1974, Ohio State University. This four-year scholarship is designed to enable us to complete a research program leading to a Ph. D. The scholarship includes all stipend and tuition fees for the entire four-year period.
IEEE (米国電気電子学会)
1992 IEEE JSSC Best Papaer Award
“1992 IEEE Journal of Solid-State Circuits Best Paper Award”[22] for a paper “A 2K-word Dictionary Search Processor (DISP) LSI with an Approximate Word Search Capability”(1992年)[21], Feb. 1993, IEEE Solid-State Circuits Council.
“IEEE Fellow”[139] for “Contributions to the Development of Integrated Circuits for Multimedia”, Jan. 1998, IEEE[31][4].
ASP-DAC Best Design Award
“2006 IEEE Asia and South Pacific Design Automation Conference (ASP-DAC) University LSI Design Contest Best Design Award; Special Feature Award”[25][26] for a paper “A Low Dynamic Power and Low Leakage Power 90nm CMOS Square-Root Circuit” (2006年)[24], Jan. 2006, IEEE ASP-DAC, University LSI Design Contest.
“IEEE Life Fellow”[4] in “Recognition of the Many Years of Loyal Membership and Support of the Activities of IEEE”, Jan. 2012, IEEE.
MORIS
“Letter of thanks”[1] for Contribution to Administration of Magneto-Optical Recording International Symposium[140] in 1994 as a Member of Steering Committee, July 2006.
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