靜態時序分析
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靜態時序分析(英語:Static Timing Analysis, STA),或稱靜態時序驗證,是電子工程中,對數位電路的時序進行計算、預計的工作流程,該流程不需要通過輸入激勵的方式進行仿真。[1]
傳統上,人們常常將工作時鐘頻率作為高性能的積體電路的特性之一。為了測試電路在指定速率下運行的能力,人們需要在設計過程中測量電路在不同工作階段的延遲。此外,在不同的設計階段(例如邏輯綜合、布局、布線以及一些後續階段)需要對時間優化程式內部進行延遲計算(Delay calculation)。儘管可以通過嚴格的SPICE電路仿真來進行此類時間測量,但是這種方法在實用中耗費大量時間。靜態時序分析在電路時序快速、準確的測量中扮演了重要角色。靜態時序分析能夠更快速地完成任務,是因為它使用了簡化的模型,而且它有限地考慮了訊號之間的邏輯互動。靜態時序分析在最近幾十年中,成為了相關設計領域中的主要技術方法。
靜態時序分析的最早描述之一是基於1966年的計畫評核術。[2]它的一些更現代的版本和算法則出現於1980年代前期。[3] [4] [5]