Gateway設計自動化

Gateway設計自動化（英語：Gateway Design Automation）公司，最初名為自動化集成設計系統（Automated Integrated Design Systems）公司，是一個致力於電子設計自動化的企業，該公司於1985年改為現名。最初，公司由Prabhu Goel博士持有，他是PODEM測試生成算法的發明者。^[1] Verilog硬件描述語言則由菲爾·莫比（Phil Moorby）設計^[2]，他後來成為了Verilog-XL的首席設計師，並成為了Cadence Design Systems的首批合伙人。憑藉着Verilog-XL的成功，Gateway設計自動化迅猛發展，後來它於1989年被位於加利福尼亞州聖迭戈的Cadence公司收購。^[3]

相關條目

• Verilog

參考文獻

1. Goel's role in PODEM invention briefly described in Alberto Sangiovanni-Vincentelli. (November-December 2003) The Tides of EDA. IEEE Design and Test of Computers. p.62. Viewed 20 September 2006 at UC Berkeley web site （頁面存檔備份，存於互聯網檔案館）.
2. Design Automation Conference. (2006). Awards (pdf).DAC web site （頁面存檔備份，存於互聯網檔案館） p. 2
3. Verilog.com （頁面存檔備份，存於互聯網檔案館） viewed 20 September 2006.