夏宇聞，是一位中國電子信息工程師。
生平
於1968年自清華大學計算機技術與裝置專業畢業、於1981年在北京航空航天大學獲得通信專業碩士，後考取教育部公派學者先後在新南威爾斯大學、悉尼大學留學，回國後在北京航空航天大學電子信息工程學院任教授，退休前主要從事超大規模集成電路、數字系統、電子設計自動化方面的研究和教學。出版有若干集成電路設計、Verilog方面的專著。
參考文獻
- Verilog的影子——夏宇闻教授. [2013-07-04]. （原始內容存檔於2016-03-08）.
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