Verilog
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Verilog是一種用於描述、設計電子系統(特別是數碼電路)的硬件描述語言,主要用於在集成電路設計,特別是超大型積體電路的電腦輔助設計。Verilog是電機電子工程師學會(IEEE)的1364號標準。[2]
Quick Facts 編程範型, 釋出時間 ...
編程範型 | 結構化 |
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釋出時間 | 1984年 (1984) |
最終版本 |
![]() |
型態系統 | 靜態, 弱型別 |
副檔名 | .v, .vh |
衍生副語言 | |
Verilog-AMS | |
啟發語言 | |
C, Fortran | |
影響語言 | |
SystemVerilog | |
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Verilog能夠在多種抽象級別對數碼邏輯系統進行描述:既可以在電晶體級、邏輯門級進行描述,也可以在暫存器傳輸級對電路訊號在暫存器之間的傳輸情況進行描述。[3]:18除了對電路的邏輯功能進行描述,Verilog代碼還能夠被用於邏輯仿真、邏輯綜合,[4]:3-7其中後者可以把暫存器傳輸級的Verilog代碼轉換為邏輯門級的網表,從而方便在現場可程式化邏輯閘陣列上實現硬件電路[5],或者讓硬件廠商製造具體的特殊應用積體電路。設計人員還可以利用Verilog的擴充部分Verilog-AMS進行模擬電路和混合訊號積體電路的設計。[6][7]