Frequency-locked loop

頻率鎖定迴路（英语：Frequency-locked loop） 電荷泵鎖相迴路 載波恢復（英语：Carrier recovery） 科斯塔斯循環（英语：Costas loop） 延遲鎖定迴路（英语：Delay-locked loop）（DLL） 直接變換接收機（英语：Direct

M.V.; Yuldashev, R.V. Hidden attractors in dynamical models of phase-locked loop circuits: limitations of simulation in MATLAB and SPICE. Communications

電荷泵鎖相迴路（Charge-pump phase-locked loop）簡稱CP-PLL，是一種鉴相器適用於方波輸入信號的鎖相迴路。CP-PLL可以快速的鎖定到輸入信號的相位，可以達到很低的穩態相位誤差。 鉴相器（PFD）是由參考信號（Ref）以及受控輸出（VCO）信號的下緣所觸發。PFD i

Crawford, James A., Frequency Synthesizer Design Handbook, Artech House, 1994, ISBN 0-89006-440-7  Wolaver, Dan H., Phase-Locked Loop Circuit Design, Prentice

格，通常在接收器電路的後級也會加上時脈及資料回復電路（clock and data recovery, CDR）以及鎖相迴路（phase-locked loop, PLL）將訊號做適度處理再輸出。 波長分波多工的實際做法就是將光纖的工作波長分割成多個通道（channel），俾使能在同一條光纖內傳輸