信號邊緣

在電子學中，信號邊緣（英語：signal edge），或稱信號邊沿，是數字信號在兩種邏輯電平（0或1）之間狀態的轉變。由於數字信號電平由方波來表示，因此這種狀態的變化被稱為「邊緣」。

數字信號可以用方波來表示，圖中紅色的豎線表示信號邊緣。理論上，高低電平的轉變是不需要瞬間完成的，而實際上，信號邊緣並不與時間軸垂直，即有一定的延遲。

信號的一個正緣（rising edge）是數字信號從低電平向高電平的轉變。當接入的時脈訊號由低電平向高電平轉變時，觸發器電路被觸發，而當接入的時脈訊號從高電平向低電平轉變時，這種轉變則被觸發器電路忽略，那麼我們稱這個觸發器電路為正緣觸發的（rising edge-triggered）。

與上升沿對應的概念為負緣（falling edge），它是指數字信號從高電平向低電平的轉變。當接入的時脈訊號由高電平向低電平轉變時，觸發器電路被觸發，而當接入的時脈訊號從低電平向高電平轉變時，這種轉變則被觸發器電路忽略，那麼我們稱這個觸發電路為負緣觸發的（falling edge-triggered）。

信號邊緣可以被用來觸發時序控制，在時間脈衝正緣或負緣觸發的T觸發器就是一個典型的例子，這類觸發器並不是通常的電平敏感，而是信號邊緣敏感。此外，在硬件描述語言中，使用Verilog自定義原語（user defined primitives）時，上升沿、下降沿分別以(01)、(10)表示，也可以用縮寫字母r、f表示。

參考文獻

• 鄧元慶、關宇、賈鵬、石會. 数字设计基础与应用. 北京: 清華大學出版社. ISBN 978-7-302-21406-9.
• Samir Palnitkar. Verilog HDL: A Guilde to Digital Design and Synthesis. 電子工業出版社. ISBN 7-121-00468-2.

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