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Vivado Design Suite（也称为 Xilinx Vivado 或 Vivado）是 Xilinx 开发的用于 HDL 设计的合成和分析的软件套件，具有用于片上系统开发和高级综合的附加功能。[4][5][6]，它取代了之前的 Xilinx ISE。[7][8][9]
和较新版本的 ISE 一样，Vivado 包含了内置的逻辑仿真器 ISIM （页面存档备份，存于互联网档案馆）。[10]Vivado还引入了高级综合，其工具链可将 C 代码转换为可编程逻辑。[5]
Xilinx 用 Vivado Design Suite 替换有15年的寿命的 ISE 软件，花费了 1000 人·年的工作时间及 2 亿美元。[11]
Vivado 于2012年4月推出，它是一个集成开发环境（IDE），具有在共享可伸缩数据模型（scalable data model）和公共调试环境（common debug environment）上构建的系统到IC级工具。Vivado 包含用于综合和验证基于 C 的算法 IP 核的电子系统级（ESL）设计工具；基于标准的算法和 RTL IP 包以供重用；基于标准的 IP 缝合和所有类型的系统构件的系统集成；以及块和系统的验证。[12]Vivado 的免费版本 WebPACK Edition 为设计人员提供了有限功能的设计环境。[13]
Vivado High-Level Synthesis（Vivado 高级综合）是可将C、C ++ 和 SystemC 程序可以直接转换以供 Xilinx 器件使用的编译器，用户可无需手动创建RTL。[14][15][16]Vivado 高级综合支持 C++ 类、模板、函数和运算符重载。[17]Vivado 2014.1引入了对将 Xilinx 设备的 OpenCL 内核自动转换为 IP 核的支持。[18]OpenCL 内核是可以在各种 CPU，GPU 和 FPGA 平台上执行的程序。
Vivado Simulator（Vivado 仿真器）是Vivado设计套件的组件。它是一种编译语言模拟器，支持混合语言、TCL 脚本、加密 IP 核和增强的验证。
Vivado IP Integrator（Vivado IP 核集成）使工程师可以通过大型 Xilinx IP 库快速集成和配置 IP 核。该集成器还针对使用 Xilinx 的系统生成器（System Generator）和 Vivado 高级综合构建的 MathWorks Simulink 设计进行了优化。[19]
Vivado TCL Store 是用于为 Vivado 开发附加组件的脚本系统，可用于添加和修改 Vivado 的功能。[18]TCL 即工具命令语言（Tool Command Language），并且是 Vivado 本身所基于的脚本语言。Vivado的所有基础功能都可以通过 TCL 脚本来调用和控制。
Vivado 支持 Xilinx 的7-系列及所有更加新的设备（UltraScale 和 UltraScale+ 系列）。[3]若需要使用 Xilinx 的旧设备开发，则需要使用已经停止更新的 Xilinx ISE 软件。
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