3D IC是将多颗晶片进行三维空间垂直整合，以因应半导体制程受到电子及材料的物理极限。 半导体行业追求这个有前途的技术，在许多不同的形式，但它尚未被广泛使用，因此，定义还是有点不固定。
3D ICs 对决 3D 封装
3D 积体电路封装是指堆叠不同的晶片成为一个单一的封装以节省空间，被称为SiP或 Chip Stack MCM, 并未整合进入单一的电路内。晶片与晶片之间的沟通方式则采用off-chip 讯号，仿佛他们被安置（mounted）在一个正常的电路板。相反地，3D IC是一种单一晶片，使用芯片上的信号层上的所有组件，无论是垂直或水平。
著名的晶片
目前世界各国在3DIC的研发上多处于先期发展阶段，尚未成为成熟之技术。2004年, Intel曾展示过3D版本的Pentium 4 处理器。[1]目前业界在三维晶片会用矽穿孔（TSV）的方式在垂直方向实现相互连接。芯片制造模具，采用面对面堆积，允许通过结构的密度。背面TSV技术用于IO和电源。对于的3D平面布置图，设计人员手动安排每个芯片中的功能块，以降低功耗和性能改进。允许分拆大型和高功率模块和精心重排，以限制热的热点。与2D相比, 3D设计提供了15％的性能提升（由于以消除管道阶段）和15％的节能（由于中继器，以消除和减少布线）。
2007年Intel 推出 Teraflops Research Chip，是一个实验性的80-core设计的堆叠式记忆体（stacked memory）。由于对内存频宽（memory bandwidth）的高度需求，传统的IO方法将消耗10～25W。[2]英特尔设计实现了一个基于TSV 的内存汇流排（memory bus）。每个核心都被连接到一个memory tile的SRAM模的链接，提供12 GB/s的频宽，总频宽的1 TB/s，同时仅消耗2.2W。
2008年在罗切斯特大学的学术单位，伊比·弗里德曼（Eby Friedman）教授和他的学生实现了3D处理器。该芯片在1.4 GHz的运行，并且它被设计为优化的垂直方向处理之间的层叠芯片给出的3D处理器能力，传统的一层状芯片无法达到。[3]的一个挑战是在制造的三维芯片使所有层的工作和谐，从一层到一块的信息，会干扰没有任何障碍。[4]
2012年的ISSCC大会上展示两组 3D-IC-based multi-core 使用 GlobalFoundries' 130 nm 制程 and Tezzazon's FaStack 技术. 3D-MAPS[5]是一个在乔治亚理工学院电气和计算机工程学院的研究人员从一个实现与64个自定义的核心逻辑芯片堆叠。第二架原型机部在美国密歇根大学电气工程和计算机科学叫 Centip3De，近阈值设计的ARM Cortex-M3内核的基础上。
现今三维晶片堆叠的量产仍有很大的困难，包括TSV本身的制程成本就很大，目前只有CMOS影像感测器还有MEMS真正进入商品化。再者利用晶片穿孔，矽晶面积也会造成损耗，还有散热也是一大挑战。
制造技术
截至2008年建立一个3D IC主要有四种方式：
- 单体（Monolithic）
- 电子元件和它们的连接（布线）是建立在一个单一的半导体晶片，然后将其切成更小的晶粒（diced）到3D集成电路层。只有一个衬底（substrate），因此不需要用于对准（aligning）、变薄（thinning）、粘接（bonding），或穿透矽通孔（硅穿孔）。最近的一项突破克服的两相分割晶体管（transistor fabrication）制造工艺温度的限制。高温相层转移之前完成遵循层转移使用离子切割，也被称为层次转移（layer transfer），生产SOI晶圆（SOI wafers）在过去的二十年里一直占主导地位的方法。多重薄膜几乎无缺陷的矽层（10s–100s nanometer scale）可以创建通过利用低温（小于40℃）键和切割技术，并放置在顶部的有源晶体管电路。按照敲定晶体管使用的蚀刻和沉积的过程。这种单片3D-IC技术已经在斯坦福大学的研究DARPA资助的赠款。
- Wafer-on-Wafer
- 电子元件建立在两个或两个以上的半导体晶片，然后对准、粘合，并切粒成3D集成电路。每个晶片可以减薄粘接之前或之后。垂直连接可以是内嵌到粘接前的晶片或其他人创建的接合后的stack。 这些穿透矽通孔（TSV）技术，通过在矽衬底（silicon substrate）之间的有源层之间和/或一个有源层和一个外部焊盘。晶圆对晶圆键合，可以减少产量，因为如果在3D IC 1的N芯片是有缺陷的，整个3D IC将有缺陷。此外，晶片必须是相同的大小，但许多外来的材料（例如，III-V族）小得多比CMOS逻辑或DRAM（通常为300毫米）的晶片上制造的，复杂的异构集成。
- Die-on-Wafer
- 电子元器件内置上两个半导体晶圆。One wafer is diced;一种晶片的单片化的dice是对齐的，到模具网站的第二晶片接合。在晶圆上的晶片的方法，进行细化和TSV创建之前或之后接合。可以添加额外的dice切割之前的stack。[6]
- Die-on-Die
- 电子组件构建多个dice，然后可以对准与接合(aligned and bonded)。细化(Thinning)和TSV创建可能会之前或之后完成粘接。die-on-die的一大优势是可以先测试每个组件模具，如此一来即便是不佳的die也不会破坏整个stack。[7]此外，每个晶片在3D IC可以预先分级（binned beforehand），使他们能进行混合和匹配，以最佳化功耗和性能（例如匹配multiple dice 从power process corner 的移动应用程序）。
优点
传统的半导体芯片扩展信号的传播速度也提高了。然而，缩放比例从目前的制造和芯片设计技术已变得更加困难，部分原因是由于功率密度的限制，部分是因为互连不变得更快，而晶体管[8] 3-D集成的电路提出了发明来解决堆叠2-D的模具和连接他们的第3维度的缩放挑战。这有望加快分层芯片之间的通信，而平面布局。[9]在3D IC技术中有许多显著的利益，包括：
- 脚印(footprint)
- 更多的功能融入一个狭小的空间。使新一代的装置(device)更小但功能更强大。
- 成本
- 分区成多个较小的dice与3D堆叠芯片可以提高产量，降低制造成本。[10][11]
- 异质（Heterogeneous）集成
- 电路层可以建立在不同的过程，甚至不同类型的晶圆上。 这意味著，组件可以进行优化，此外，与不相容的制造组件可以结合在一个单一的三维集成电路。[12]
- 更短的内部连线
- 平均线长会减少，研究指出通常减少了10％-15％。这种减少主来自于原本较长的内部连线，而这些较长的内部连线通常意味著更大量的延迟。同时有鉴于3D导线相较于一般导线具有更高的电容，加减之下电路延迟不一定增加或减少。
- 电路安全
- 堆叠结构的复杂性与尝试反向工程的电路。敏感电路（Sensitive circuits）也以这样的方式被划分，以掩盖的每一层的功能。[15]
挑战
因为这项技术是新的，它承载了新的挑战，包括:
- 良率（Yield）
- 每一个额外的制造步骤将增加风险。3D IC 在系统封装与测试的挑战必须先被克服，才能达到预期的良率。[18][19]
- 热（Heat）
- 3D IC 因堆叠多层晶片，相较于2D设计，散热面积减少许多，导致散热效果不佳，容易有温度偏高的现象。
- 设计上的复杂度（Design complexity）
- 想要真正达到3D整合的效果，需要复杂的设计技术与新的 计算机辅助设计 工具。[20]
- 缺乏标准
- 基于TSV 的 3D IC 设计、制造，和包装有几个标准，尽管这个问题正在得到解决。[21][22]此外，还有许多技术仍在探索，例如via-last, via-first, via-middle;[23]内插（interposers）[24]或直接接合（direct bonding）等。
- 建立TSV的费用
- TSV 的 gate 和影响平面（impact floorplans）是比较大的。在45 nm 技术节点，该地区的10μm x 10μm 的 TSV的足迹约50 gates。[25]此外，制造需求焊盘和保持区，进一步提高TSV区域足迹。根据不同的技术选择，TSV的阻挡某些子集（subset）的布局资源。[25]Via-first TSVs 是前金属制造的，从而占据了设备层和放置障碍物。Via-last TSVs ，通过芯片的金属化和通。因此，它们占据两个的移动设备和金属层，从而在布局和布线的障碍。使用TSV的普遍预期，以减少线长（wirelength），这取决于矽通孔的数量和特点。[25]此外，芯片间的分割影响线长的粒度。通常减以 moderate（20-100模块块）和coarse（block-level partitioning）粒度减小，但fine（gate-level partitioning）粒度增加[25]。
- 测试
- 为了实现高的总产率和降低成本，单独的独立的管芯的测试[2][19]然而，在3D IC的相邻的有源层之间的紧密集成必须是相同的电路模块的不同部分之间的一个显著量的互连是必不可少的。划分到不同的晶粒（dies）。
- 异质构成供应链
- 在不均匀的集成系统，其中的一部分从一个不同的零部件供应商延迟整个产品的交付延迟等延迟为每个3D-IC的部分供应商的收入。
- 缺乏明确界定的所有权
- 目前还不清楚谁应该拥有的3D-IC的集成和封装/组装。
Design styles
根据partitioning granularity，不同的设计风格可以区分的。Gate-level的整合面临多重挑战，实现度远不如 block-level集成。[26]
- Gate-level集成
- 这种风格的区别在多个dies 的标准单元。它可以保证wirelength reduction和极大的灵活性。然而，wirelength reduction可能受到损害，除非的某些最小尺寸的模块将被保留。另一方面，其副作用包括数量庞大的必要TSV的互连。 这种设计风格和路线需要3D工具，这是不可用，但。 此外，在多个模具设计模块分区的，意味著它不能在die stacking 之前被充分测试。die stacking（后键合测试）之后，可以使一个单一的失败模具几个不错的模具无法使用，破坏了产量。这种风格也放大过程变化的影响，尤其是芯片间的变化。事实上，在3D布局可能会产生更差，在相同的电路布局2D，3D IC整合到原来的承诺背道而驰。[27] 此外，这种设计风格需要重新设计现有的知识产权，因为现有的IP核和EDA工具不提供3D集成。
- Block-level集成
- 这种风格赋予整个独立的dies 设计模块。设计块归入大部分的网表的连接和少量的全局互连是联系在一起的。 因此，Block-level的整合有望降低TSV的开销。先进的3D系统相结合的异构模需要不同的制造工艺，快速和低功耗的随机逻辑不同的技术节点，几种类型的存储器，模拟和射频电路等块级别的整合，它允许独立和优化生产流程，从而出现三维集成的关键。此外，这种风格有助于从现有的2D设计向3D IC设计的过渡。基本上，3D-aware工具只需要partitioning 和热分析。[28] 独立的die 应使用（adapted）2D工具和2D blocks。这是出于广泛的可用性，以及可靠的IP blocks。这可以更方便地强制（mandatory）TSV 置入IP blocks 和blocks 之间的未占有空闲（unoccupied space），而不必再重新设计（redesigning）IP blocks和嵌入TSV，可测试性设计是IP blocks 一个重要的组成部分，可以使用促进3D IC 的技术性测试（facilitate testing）。此外，关键路径（critical paths）可以主要是嵌入在2D块，这限制了TSV和制造成品率上的管芯间的变化（inter-die variation）的影响。最后，先进的芯片设计通常要求工程改变命令。限制成本，限制这种变化的影响，单一的dies是必不可少的。
模拟器
IntSim是一个开放源码的CAD工具来模拟2D和3D-IC产品。它可用于预测2D/3D芯片的电源，芯片尺寸的金属含量和最佳大小的金属含量不同的技术和设计参数的基础上[29]。用户还可以学习缩放的趋势，和使用IntSim的优化他们的芯片设计。[30]
HeatWave 是商业用途的 CAD tool 用于模拟 whole-chip 在装置层级降温.[31] 输入包括布局数据和电源数据输出包括一个3D thermal map 和表格合适的温度数据的注释设备温度数据转换成电路模拟器。[32] 热浪已使用大量3D-IC的研究小组准确地模拟测试芯片的温度。[33][34][35][36]
注释
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