ARM Cortex-X1是一个基于ARMv8.2-A64位指令集架构设计的中央处理器以及ARM内核。由安谋控股旗下奥斯汀设计中心的奥斯汀团队设计，而且是ARM Cortex-X 定制 (CXC) 计划的一部分[1][2]。
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| 产品化 | 2020 |
|---|---|
| 设计团队 | 安谋控股 |
| 微架构 | ARM Cortex-X1 |
| 指令集架构 | A64, A32, and T32 (at the EL0 only) |
| 扩展指令集 | ARMv8.1-A, ARMv8.2-A, cryptography, RAS, ARMv8.3-A LDAPR指令, ARMv8.4-A dot product |
| 核心数量 | 1–4 per cluster |
| 一级快取 | 128 KiB (64 KiB I-cache with parity, 64 KiB D-cache) per core |
| 二级快取 | 512–1024 KiB 每核 |
| 三级快取 | 512 KiB – 8 MiB (optional) |
| CPU主频范围 | 至 3.0 GHz in phones and 3.3 GHz in tablets/laptops |
| 上代产品 | ARM Cortex-A77 |
| 继任产品 | ARM Cortex-X2 |
| 相关产品 | ARM Cortex-A78 |
设计
ARM Cortex-X1设计基于ARM Cortex-A78，但经过重新设计，因为只是为了提高性能，因此没有考虑到性能、功耗和面积 (PPA) 的平衡。ARM表示，ARM Cortex-X1提供比ARM Cortex-A77的整数性能提高 30%和机器学习性能提高100%[3][4][5][6]。
ARM Cortex-X1拥有5条超纯量乱序执行解码流水线并包含3K macro-OP（MOPs）缓存。X1每个周期可以获取5条指令和8Mops，并且每个周期可以重命名和调度8Mops和16µops（Micro-operation）。乱序执行窗口大小为224位，后端有15个执行端，流水线深度为13个阶段，执行延迟（execution latencies）为10个阶段，X1还具有4x128b SIMD单元[7][8][9][10]。
ARM Cortex-X1支持DynamIQ技术，与ARM Cortex-A78和ARM Cortex-A55结合使用时，可用作高性能大核[11][12]。
与ARM Cortex-A78的架构变化
对外授权
ARM Cortex-X1可作为半导体IP核授权给被许可方（例如高通和联发科），其设计使其适合与其他IP内核（例如 GPU、数位讯号处理器（DSP）、显示控制器）集成到一个片上系统（SoC）中。
上市产品
参考文献
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