ARM Cortex-A520是Arm在TCS23（全面计算解决方案）[1][2][3]中公布的“LITTLE”CPU核心型号，作为CPU核心ARM Cortex-A510的继任者。Cortex-A500系列CPU核心系列通常专注于高能效，CPU核心可以与其家族中的其他CPU核心如ARM Cortex-A720或者和Cortex-X4配对使用，形成一个CPU集群（簇）。[4]
| 产品化 | 2023年 |
|---|---|
| 设计团队 | ARM Ltd. |
| 微架构 | ARM Cortex-A520 |
| 指令集架构 | ARMv9.2-A |
| 一级缓存 | 每个核心 64/128 KiB (具有奇偶校验的32/64 KiB I-cache，32/64 KiB D-cache) |
| 二级缓存 | 每个复合体（complex）0–512 KiB |
| 三级缓存 | 256 KiB – 32 MiB (可选) |
| 上代产品 | ARM Cortex-A510 |
| 继任产品 | ARM Cortex-A530 |
改进
- 与Cortex-A510相比，峰值性能提高了8%[5]
- 仅支持64位应用程序
- 最多可达512 KiB的私有L2缓存
- 增加QARMA3指针认证（PAC）算法支持
- 更新至ARMv9.2[6]
微架构对比
| 微架构 | Cortex-A53 | Cortex-A55 | Cortex-A510 | Cortex-A520 |
|---|---|---|---|---|
| 峰值时钟频率 | 2.3 GHz | 2.1 GHz | 2.0 GHz | 2.0 GHz |
| 解码宽度 | 2 | 3 | 3 (2 ALU) | |
| 派遣 | 8[7] | |||
| 最大在途指令数 | 无（顺序执行） | |||
| 分支预测器历史记录（条目） | 3072[8] | |||
| L0 (Mops条目) | 无 | |||
| L1-I + L1-D | 8/64+8/64 KiB | 16/64+16/64 KiB | 32/64+32/64 KiB | |
| L2 | 0–256 KB | 0–512 KB | ||
| L3 | ? | 0–4 MiB | 0–16 MiB | 0–32 MiB |
| AArch | 32-bit和64-bit | 64-bit | ||
| 指令集架构 | ARMv8.0-A | ARMv8.2-A | ARMv9.0-A | ARMv9.2-A |
另见
- ARM Cortex-X4，相关的高性能微架构
- ARM Cortex-A720，相关的高效持续性能微架构
- ARMv8-A核心比较，ARMv8家族
参考资料
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