SRAM (память)

У этого термина существуют и другие значения, см. SRAM.

Статическая память с произвольным доступом (SRAM, static random access memory) — полупроводниковая оперативная память, в которой каждый двоичный или троичный разряд хранится в схеме с положительной обратной связью, позволяющей поддерживать состояние без регенерации, необходимой в динамической памяти (DRAM). Тем не менее сохранять данные без перезаписи SRAM может, только пока есть питание, то есть SRAM остается энергозависимым типом памяти. Произвольный доступ (RAM — random access memory) — возможность выбирать для записи/чтения любой из битов (чаще — байтов, зависит от особенностей конструкции), в отличие от памяти с последовательным доступом (SAM, англ. sequential access memory).

Двоичная SRAM

Рис. 1. Шеститранзисторная ячейка статической двоичной памяти (бит) SRAM

Типичная ячейка статической двоичной памяти (двоичный триггер) на КМОП-технологии состоит из двух перекрёстно (кольцом) включённых инверторов и ключевых транзисторов для обеспечения доступа к ячейке (рис. 1.). Часто для увеличения плотности упаковки элементов на кристалле в качестве нагрузки применяют поликремниевые резисторы. Недостатком такого решения является рост статического энергопотребления.

Линия WL (Word Line) управляет двумя транзисторами доступа. Линии BL и BL (Bit Line) — битовые линии, используются и для записи данных, и для чтения данных.

Запись. При подаче «0» на линию BL или BL параллельно включенные транзисторные пары (M5 и M1) и (M6 и M3) образуют логические схемы 2ИЛИ, последующая подача «1» на линию WL открывает транзистор M5 или M6, что приводит к соответствующему переключению триггера.

Чтение. При подаче «1» на линию WL открываются транзисторы M5 и M6, уровни, записанные в триггере, выставляются на линии BL и BL и попадают на схемы чтения.

Восьмитранзисторная ячейка двоичной SRAM описана в^[1].

Переключение триггеров через транзисторы доступа является неявной логической функцией приоритетного переключения, которая в явном виде, для двоичных триггеров, строится на двухвходовых логических элементах 2ИЛИ-НЕ или 2И-НЕ. Схема ячейки с явным переключением является обычным RS-триггером. При явной схеме переключения линии чтения и записи разделяются, отпадает нужда в транзисторах доступа в схеме записи-чтения с неявным приоритетом (по 2 транзистора на 1 ячейку), но появляется нужда в схемах записи-чтения с явным приоритетом.

В мае 2018 года компании Unisantis и Imec создали 6-транзисторную структуру ячейки SRAM площадью не более 0,0205 мкм².^[2]

Преимущества

• Быстрый доступ. SRAM — это действительно память произвольного доступа, доступ к любой ячейке памяти в любой момент занимает одно и то же время.
• Простая схемотехника — SRAM не требуются сложные контроллеры.
• Возможны очень низкие частоты синхронизации, вплоть до полной остановки синхроимпульсов.

Недостатки

• Невысокая плотность записи (шесть-восемь элементов на бит^[3] вместо двух у DRAM).
• Вследствие чего — дороговизна памяти.
• Особенность: непредсказуемое (произвольное) содержимое памяти после включения питания.

Тем не менее, высокое энергопотребление не является принципиальной особенностью SRAM, а обусловлено высокими скоростями обмена с данным видом внутренней памяти процессора. При реализации по КМОП-технологии энергия потребляется только в момент изменения информации в ячейке SRAM. При реализации по ТТЛ-технологии (например, К155РУ*) энергия потребляется непрерывно.

Применение

SRAM применяется в микроконтроллерах и ПЛИС, в которых объём ОЗУ невелик (единицы и десятки килобайт), зато нужно низкое энергопотребление (за счёт отсутствия сложного контроллера динамической памяти), предсказываемое с точностью до такта^[4] время работы подпрограмм и отладка прямо на устройстве.

В устройствах с большим объёмом ОЗУ рабочая память выполняется как DRAM. SRAM же применяется для регистров и кэш-памяти.

См. также

• Флеш-память
• Магниторезистивная оперативная память
• T-RAM
• Троичная ячейка памяти

Примечания

1. http://www.citforum.ru/book/optimize/sdram.shtml Архивная копия от 20 августа 2007 на Wayback Machine Принципы функционирования SRAM. Крис Касперски
2. "Уплотняем кеш-память: создана самая маленькая в мире ячейка SRAM". 3DNews - Daily Digital Digest. Архивировано 19 июня 2021. Дата обращения: 1 июня 2018.
3. Компания MoSys продаёт DRAM со встроенным контроллером под маркой 1T-SRAM, но это, естественно, не делает её SRAM’ом.
4. Например, программный USB в V-USB.

Литература

• Угрюмов Е. П. Глава 5. Запоминающие устройства // Цифровая схемотехника. — 3 изд. — БХВ-Петербург, 2010. — 816 с. — ISBN 978-5-9775-0162-0.