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Tigerton era un progetto, annunciato da Intel il 25 ottobre 2005 per i processori Xeon MP dedicati a sistemi multiprocessore; prese il posto del progetto Whitefield che per lungo tempo era stato portato avanti da Intel come successore del core Tulsa ma poi cancellato per problemi non meglio specificati, ed arrivò sul mercato il 6 settembre 2007.
La caratteristica peculiare di Tigeron rispetto al proprio predecessore riguardava l'architettura, che non era più basata su quella NetBurst utilizzata fino a Tulsa, ma sulla Intel Core Microarchitecture introdotta per la prima volta nel settore server, con il progetto Woodcrest. La connessione al chipset era diretta per ogni singolo processore, invece che essere quella a bus condiviso precedentemente adottata dalle CPU Xeon; inizialmente si era favoleggiato sul fatto che tale tecnologia potesse essere riconducibile al BUS seriale (CSI) originariamente annunciato per Whitefield, ma nel corso del 2007 emerse chiaramente che il nuovo tipo di BUS (che nel frattempo era stato rinominato in Intel QuickPath Interconnect) avrebbe fatto il suo debutto solo con i successivi processori basati sull'architettura Nehalem successiva alla "Core".
Si trattava di un processore multi core a 4 core, costruito a 65 nm, e arrivato sul mercato nella stessa finestra temporale prevista per Whitefield, come cardine della piattaforma Caneland insieme al chipset Clarksboro.
Derivando dall'architettura di Woodcrest (e delle sue controparti negli altri settori di mercato, Conroe e Merom) che però erano dual core, veniva realizzato mediante un approccio ibrido unendo 2 core costruiti a Die Monolitico con un approccio a Die Doppio. Era in effetti molto simile al core Clovertown utilizzato per gli Xeon DP biprocessore di cui era stata annunciata una variante MP che però non è mai arrivata sul mercato e che probabilmente è stata di fatto rinominata in "Tigerton" per essere meglio identificata. Se si guarda alle caratteristiche tecniche del modello di punta si può osservare che si trattava in buona sostanza di un processore Core 2 Extreme QX6800 modificato in modo da poter essere impiegato in sistemi a 4 socket.
La piattaforma Caneland forniva una banda del BUS triplicata rispetto a quanto avveniva nella precedente piattaforma Truland con Tulsa. Anche la banda della memoria RAM era aumentata di circa il 25%, mentre il quantitativo massimo raggiungeva i 256 GB di tipo FB-DIMM.
Nei processori dual core e multi core si pone il problema di come sfruttare la grande dotazione di cache L2 e come gestirne l'accesso da parte dei vari core. L'approccio a die singolo cui si è accennato poco sopra è solo uno degli approcci possibili nella realizzazione, e ognuno di questi comporta pro e contro relativamente ai metodi di fruizione di questa preziosa memoria aggiuntiva. Buona parte di questi aspetti è evidenziata nella voce Architettura dual core#Architettura della cache condivisa, in cui si fa riferimento anche ad altri processori che sfruttano i differenti approcci.
Essendo basato sull'architettura "Core", anche Tigerton supportava MMX, SSE, SSE2, SSE3, EM64T, XD-bit, Vanderpool e SpeedStep. Non era invece implementata la tecnologia Hyper-Threading, abbandonata da Intel nei processori appartenenti all'architettura "Core".
Il nome commerciale di Tigerton era Xeon X73x0. Di seguito i prezzi dei modelli al momento del lancio:
Era inoltre disponibile una versione LV (Low Voltage) a voltaggio ridotto in modo da poter essere inserita in sistemi compatti.
Infine le 2 varianti dual core:
La tabella seguente mostra i modelli di Xeon MP, basati su core Tigerton, arrivati sul mercato. Molti di questi condividono caratteristiche comuni pur essendo basati su diversi core; per questo motivo, allo scopo di rendere maggiormente evidente tali affinità e "alleggerire" la visualizzazione alcune colonne mostrano un valore comune a più righe. Di seguito anche una legenda dei termini (alcuni abbreviati) usati per l'intestazione delle colonne:
Nome Commerciale | Data | Socket | N°Core | Clock | Molt. | Pr.Prod. | Voltag. | Watt | Bus | Cache | XD | 64 | HT | ST | VT |
---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|
Xeon MP E7210 | 6/set/2007 | 604 | 2 | 2,4 GHz | 9x | 65 nm | 1,24 V | 80 W | 1066 MHz |
L1=2x64KB L2=4MB |
Sì | Sì | No | Sì | Sì |
Xeon MP E7220 | 2,93 GHz | 11x | |||||||||||||
Xeon MP E7310 | 4 | 1,6 GHz | 6x | L1=4x64KB L2=2x2MB | |||||||||||
Xeon MP E7320 | 2,13 GHz | 8x | |||||||||||||
Xeon MP E7330 | 2,4 GHz | 9x | L1=4x64KB L2=2x3MB | ||||||||||||
Xeon MP E7340 | 65 nm 582 mil. |
L1=4x64KB L2=2x4MB | |||||||||||||
Xeon MP X7350 | 2,93 GHz | 11x | 130 W | ||||||||||||
Xeon MP L7345 | 1,86 GHz | 7x | 1,1 V | 50 W |
Nota: la tabella soprastante è un estratto di quella completa contenuta nella pagina dello Xeon.
Per un certo periodo di tempo successivo all'annuncio della sospensione del progetto Whitefield, tale nome in codice continuò a permanere in alcune roadmap Intel e si era quindi ipotizzato che il suo sviluppo fosse stato semplicemente accantonato e non sospeso definitivamente; con il tempo però, la totale assenza di notizie ufficiali, unita al successivo lancio della nuova architettura Nehalem, successiva alla "Core", hanno praticamente confermato la cessazione definitiva di tale progetto.
A distanza di un anno dal lancio di Tigerton, a settembre 2008, è arrivato il core Dunnington, l'ultimo esponente dell'architettura "Core" prima del lancio della successiva architettura Nehalem. La peculiarità di tale progetto risiede nel fatto che esso è disponibile anche in versioni da ben 6 core affiancati ad una grande cache L3 da 16 MB condivisa.
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